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Le informazioni sulla didattica, sulla ricerca e sui compiti istituzionali riportate in questa pagina sono certificate dall'Ateneo; ulteriori informazioni, redatte a cura del docente, sono disponibili sulla pagina web personale e nel curriculum vitae indicati nella scheda.
Informazioni
DocenteLacaita Andrea Leonardo
QualificaProfessore ordinario a tempo pieno
Dipartimento d'afferenzaDipartimento di Elettronica, Informazione e Bioingegneria
Settore Scientifico DisciplinareIINF-01/A - Elettronica
Curriculum VitaeScarica il CV (381.3Kb - 01/05/2020)
OrcIDhttps://orcid.org/0000-0003-0315-514X

Contatti
Orario di ricevimento
DipartimentoPianoUfficioGiornoOrarioTelefonoFaxNote
DEI------LunedìDalle 14:00
Alle 18:00
6117------
E-mailandrea.lacaita@polimi.it
Pagina web redatta a cura del docente---

Fonte dati: RE.PUBLIC@POLIMI - Research Publications at Politecnico di Milano

Elenco delle pubblicazioni e dei prodotti della ricerca per l'anno 2025 (Mostra tutto | Nascondi tutto)
Tipologia Titolo Pubblicazione/Prodotto
Articoli su riviste
A 2-GS/s Time-Interleaved ADC With Embedded Background Calibrations and a Novel Reference Buffer for Reduced Inter-Channel Crosstalk (Mostra >>)


Elenco delle pubblicazioni e dei prodotti della ricerca per l'anno 2024 (Mostra tutto | Nascondi tutto)
Tipologia Titolo Pubblicazione/Prodotto
Contributo in Atti di convegno
10.1 An 8.75GHz Fractional-N Digital PLL with a Reverse-Concavity Variable-Slope DTC Achieving 57.3fsrms Integrated Jitter and −252.4dB FoM (Mostra >>)
10.6 A 10GHz FMCW Modulator Achieving 680MHz/μs Chirp Slope and 150kHz rms Frequency Error Based on a Digital-PLL with a Non-Uniform Piecewise-Parabolic Digital Predistortion (Mostra >>)
A 59.3fs Jitter and -62.1dBc Fractional-Spur Digital PLL Based on a Multi-Edge Power-Gating Phase-Detector (Mostra >>)
A 66.7fs-Integrated-Jitter Fractional-N Digital PLL Based on a Resistive-Inverse-Constant-Slope DTC (Mostra >>)
A 79.3fsrms Jitter Fractional-N Digital PLL Based on a DTC Chopping Technique (Mostra >>)
Articoli su riviste
A 10-GHz Digital-PLL-Based Chirp Generator With Parabolic Non-Uniform Digital Predistortion for FMCW Radars (Mostra >>)
A Low-Jitter Fractional-$N$ Digital PLL Adopting a Reverse-Concavity Variable-Slope DTC (Mostra >>)
A Low-Noise Fractional-$N$ Digital PLL Using a Resistor-Based Inverse-Constant-Slope DTC (Mostra >>)


Elenco delle pubblicazioni e dei prodotti della ricerca per l'anno 2023 (Mostra tutto | Nascondi tutto)
Tipologia Titolo Pubblicazione/Prodotto
Contributo in Atti di convegno
4.3 A 76.7fs-lntegrated-Jitter and −71.9dBc In-Band Fractional-Spur Bang-Bang Digital PLL Based on an Inverse-Constant-Slope DTC and FCW Subtractive Dithering (Mostra >>)
4.5 A 9.25GHz Digital PLL with Fractional-Spur Cancellation Based on a Multi-DTC Topology (Mostra >>)
A 2GS/s 11b 8x Interleaved ADC with 9.2 ENOB and 69.9dB SFDR in 28nm CMOS (Mostra >>)
Articoli su riviste
A Low-Spur and Low-Jitter Fractional-N Digital PLL Based on an Inverse-Constant-Slope DTC and FCW Subtractive Dithering (Mostra >>)
A Novel LO Phase-Shifting System Based on Digital Bang-Bang PLLs With Background Phase-Offset Correction for Integrated Phased Arrays (Mostra >>)
Phase Noise Analysis of Periodically ON/OFF Switched Oscillators (Mostra >>)


Elenco delle pubblicazioni e dei prodotti della ricerca per l'anno 2022 (Mostra tutto | Nascondi tutto)
Tipologia Titolo Pubblicazione/Prodotto
Contributo in Atti di convegno
A 68.6fs_rms-Total-integrated-Jitter and 1.5us-Locking-Time Fractional-N Bang-Bang PLL Based on Type-II Gear Shifting and Adaptive Frequency Switching (Mostra >>)
A 9GHz 72fs-Total-lntegrated-Jitter Fractional-N Digital PLL with Calibrated Frequency Quadrupler (Mostra >>)
Investigation of the Statistical Spread of the Time-Dependent Dielectric Breakdown in Polymeric Dielectrics for Galvanic Isolation (Mostra >>)
Articoli su riviste
A 12.5-GHz Fractional-N Type-I Sampling PLL Achieving 58-fs Integrated Jitter (Mostra >>)
A 12.9-to-15.1-GHz Digital PLL Based on a Bang-Bang Phase Detector With Adaptively Optimized Noise Shaping (Mostra >>)
A 72-fs-Total-Integrated-Jitter Two-Core Fractional-N Digital PLL With Digital Period Averaging Calibration on Frequency Quadrupler and True-in-Phase Combiner (Mostra >>)
A 900-MS/s SAR-based Time-Interleaved ADC with a Fully Programmable Interleaving Factor and On-Chip Scalable Background Calibrations (Mostra >>)
A Fractional-N Bang-Bang PLL Based on Type-II Gear Shifting and Adaptive Frequency Switching Achieving 68.6 fs-rms-Total-Integrated-Jitter and 1.56 μs-Locking-Time (Mostra >>)
Analysis and Design of 8-to-101.6-GHz Injection-Locked Frequency Divider by Five With Concurrent Dual-Path Multi-Injection Topology (Mostra >>)
Novel Feed-Forward Technique for Digital Bang-Bang PLL to Achieve Fast Lock and Low Phase Noise (Mostra >>)


Elenco delle pubblicazioni e dei prodotti della ricerca per l'anno 2021 (Mostra tutto | Nascondi tutto)
Tipologia Titolo Pubblicazione/Prodotto
Contributo in Atti di convegno
32.8 A 98.4fs-Jitter 12.9-to-15.1GHz PLL-Based LO Phase-Shifting System with Digital Background Phase-Offset Correction for Integrated Phased Arrays (Mostra >>)
A 12.9-to-15.1GHz Digital PLL Based on a Bang-Bang Phase Detector with Adaptively Optimized Noise Shaping Achieving 107.6fs Integrated Jitter (Mostra >>)
A 13.6-69.1GHz 5.6mW Ring-Type Injection-Locked Frequency Divider by Five with >20% Continuous Locking Range and Operation up to 101.6GHz in 28nm CMOS (Mostra >>)
A PLL-Based Digital Technique for Orthogonal Correction of ADC Non-Linearity (Mostra >>)
High-Density Solid-State Storage: A Long Path to Success (Mostra >>)
Articoli su riviste
A Generalization of the Groszkowski’s Result in Differential Oscillator Topologies (Mostra >>)
Random telegraph noise in 3d nand flash memories (Mostra >>)
Self-Biasing Dynamic Start-up Circuit for Current-Biased Class-C Oscillators (Mostra >>)
manifesti v. 3.7.7 / 3.7.7
Area Servizi ICT
08/02/2025