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Le informazioni sulla didattica, sulla ricerca e sui compiti istituzionali riportate in questa pagina sono certificate dall'Ateneo; ulteriori informazioni, redatte a cura del docente, sono disponibili sulla pagina web personale e nel curriculum vitae indicati nella scheda.
Informazioni sul docente
DocenteSamori Carlo
QualificaProfessore ordinario a tempo pieno
Dipartimento d'afferenzaDipartimento di Elettronica, Informazione e Bioingegneria
Settore Scientifico DisciplinareING-INF/01 - Elettronica
Curriculum VitaeScarica il CV (70.29Kb - 17/05/2019)
OrcIDhttps://orcid.org/0000-0002-7084-0721

Contatti
Orario di ricevimento
DipartimentoPianoUfficioGiornoOrarioTelefonoFaxNote
Dei - Sede di Via Golgi 40secondo2.16LunedìDalle 14:30
Alle 16:30
0223993732----
E-mailcarlo.samori@polimi.it
Pagina web redatta a cura del docente--

Fonte dati: RE.PUBLIC@POLIMI - Research Publications at Politecnico di Milano

Elenco delle pubblicazioni e dei prodotti della ricerca per l'anno 2023 (Mostra tutto | Nascondi tutto)
Tipologia Titolo Pubblicazione/Prodotto
Contributo in Atti di convegno
4.3 A 76.7fs-lntegrated-Jitter and −71.9dBc In-Band Fractional-Spur Bang-Bang Digital PLL Based on an Inverse-Constant-Slope DTC and FCW Subtractive Dithering (Mostra >>)
4.5 A 9.25GHz Digital PLL with Fractional-Spur Cancellation Based on a Multi-DTC Topology (Mostra >>)
A 2GS/s 11b 8x Interleaved ADC with 9.2 ENOB and 69.9dB SFDR in 28nm CMOS (Mostra >>)
Articoli su riviste
A 72-fs-Total-Integrated-Jitter Two-Core Fractional-N Digital PLL With Digital Period Averaging Calibration on Frequency Quadrupler and True-in-Phase Combiner (Mostra >>)
A Novel LO Phase-Shifting System Based on Digital Bang-Bang PLLs With Background Phase-Offset Correction for Integrated Phased Arrays (Mostra >>)


Elenco delle pubblicazioni e dei prodotti della ricerca per l'anno 2022 (Mostra tutto | Nascondi tutto)
Tipologia Titolo Pubblicazione/Prodotto
Contributo in Atti di convegno
A 10.2-ENOB, 150-MS/s redundant SAR ADC with a quasi-monotonic switching algorithm for time-interleaved converters (Mostra >>)
A 68.6fs_rms-Total-integrated-Jitter and 1.5us-Locking-Time Fractional-N Bang-Bang PLL Based on Type-II Gear Shifting and Adaptive Frequency Switching (Mostra >>)
A 9GHz 72fs-Total-lntegrated-Jitter Fractional-N Digital PLL with Calibrated Frequency Quadrupler (Mostra >>)
Concurrent effect of redundancy and switching algorithms in SAR ADCs (Mostra >>)
Articoli su riviste
A 12.5-GHz Fractional-N Type-I Sampling PLL Achieving 58-fs Integrated Jitter (Mostra >>)
A 12.9-to-15.1-GHz Digital PLL Based on a Bang-Bang Phase Detector With Adaptively Optimized Noise Shaping (Mostra >>)
A 900-MS/s SAR-based Time-Interleaved ADC with a Fully Programmable Interleaving Factor and On-Chip Scalable Background Calibrations (Mostra >>)
A Digital PLL with Multi-tap LMS-based Bandwidth Control (Mostra >>)
A Fractional-N Bang-Bang PLL Based on Type-II Gear Shifting and Adaptive Frequency Switching Achieving 68.6 fs-rms-Total-Integrated-Jitter and 1.56 μs-Locking-Time (Mostra >>)
Novel Feed-Forward Technique for Digital Bang-Bang PLL to Achieve Fast Lock and Low Phase Noise (Mostra >>)


Elenco delle pubblicazioni e dei prodotti della ricerca per l'anno 2021 (Mostra tutto | Nascondi tutto)
Tipologia Titolo Pubblicazione/Prodotto
Contributo in Atti di convegno
32.8 A 98.4fs-Jitter 12.9-to-15.1GHz PLL-Based LO Phase-Shifting System with Digital Background Phase-Offset Correction for Integrated Phased Arrays (Mostra >>)
A 12.9-to-15.1GHz Digital PLL Based on a Bang-Bang Phase Detector with Adaptively Optimized Noise Shaping Achieving 107.6fs Integrated Jitter (Mostra >>)
A 18.9-22.3GHz Dual-Core Digital PLL with On-Chip Power Combination for Phase Noise and Power Scalability (Mostra >>)
A 3.7-to-4.1GHz Narrowband Digital Bang-Bang PLL with a Multitaps LMS Algorithm to Automatically Control the Bandwidth Achieving 183fs Integrated Jitter (Mostra >>)
A PLL-Based Digital Technique for Orthogonal Correction of ADC Non-Linearity (Mostra >>)
Digital PLLs: The modern timing reference for radar and communication systems (Mostra >>)
SiGe BiCMOS Building Blocks for E- and D-Band Backhauling Front-Ends (Mostra >>)
Articoli su riviste
A Comprehensive Phase Noise Analysis of Bang-Bang Digital PLLs (Mostra >>)
A Novel Topology of Coupled Phase-Locked Loops (Mostra >>)


Elenco delle pubblicazioni e dei prodotti della ricerca per l'anno 2020 (Mostra tutto | Nascondi tutto)
Tipologia Titolo Pubblicazione/Prodotto
Contributi su volumi (Capitolo o Saggio)
Bang-bang digital PLLs for wireless systems (Mostra >>)
Contributo in Atti di convegno
A 12.5GHz Fractional-N Type-I Sampling PLL Achieving 58fs Integrated Jitter (Mostra >>)
A 66fsrmsJitter 12.8-to-15.2GHz Fractional-N Bang-Bang PLL with Digital Frequency-Error Recovery for Fast Locking (Mostra >>)
Articoli su riviste
A 250Mb/s Direct Phase Modulator with -42.4dB EVM Based on a 14GHz Digital PLL (Mostra >>)
A 66-fs-rms Jitter 12.8-to-15.2-GHz Fractional-N Bang-Bang PLL With Digital Frequency-Error Recovery for Fast Locking (Mostra >>)
Jitter Minimization in Digital PLLs with Mid-Rise TDCs (Mostra >>)


Elenco delle pubblicazioni e dei prodotti della ricerca per l'anno 2019 (Mostra tutto | Nascondi tutto)
Tipologia Titolo Pubblicazione/Prodotto
Contributo in Atti di convegno
16.7 A 30GHz Digital Sub-Sampling Fractional-N PLL with 198fs rms Jitter in 65nm LP CMOS (Mostra >>)
A 1.6-to-3.0-GHz Fractional-N MDLL with a Digital-to-Time Converter Range-Reduction Technique Achieving 397fs Jitter at 2.5-mW Power (Mostra >>)
Digitally-Intensive Fast Frequency Modulators for FMCW Radars in CMOS: (Invited Paper) (Mostra >>)
Articoli su riviste
A 1.6-to-3.0-GHz Fractional-N MDLL With a Digital-to-Time Converter Range-Reduction Technique Achieving 397-fs Jitter at 2.5-mW Power (Mostra >>)
A 30-GHz Digital Sub-Sampling Fractional-N PLL With -238.6-dB Jitter-Power Figure of Merit in 65-nm LP CMOS (Mostra >>)
Time-Variant Modeling and Analysis of Multiplying Delay-Locked Loops (Mostra >>)
manifesti v. 3.5.10 / 3.5.10
Area Servizi ICT
25/09/2023